3C王者

隨著智能手機的普及，拍照/攝像已經成為我們日常生活中不可或缺的一部分，而CMOS圖像傳感器（英文簡稱：CIS）作為一種固態成像器件，其特性和性能的持續改進，極大地促進瞭圖像輸入設備的發展。CMOS圖像傳感器的應用已經擴展到安防和網絡攝像頭、工廠自動化機器視覺、輔助駕駛和自動駕駛等領域。索尼（Sony）從1996年開始開發CMOS圖像傳感器；2000年，索尼的第一款CMOS圖像傳感器“IMX001”商品化；2007年，搭載獨創的列並行A/D轉換電路的CMOS圖像傳感器商品化；2009年，感光度達到傳統產品2倍的背照式（BSI）CMOS圖像傳感器商品化；2012年，憑借感光像素單元和信號處理單元的堆疊結構，實現高畫質、多功能、小型化的堆疊式CMOS圖像傳感器商品化；2015年，索尼在全球范圍內率先將Cu-Cu（銅-銅）連接應用於CMOS圖像傳感器，實現小型化、高性能和生產效率提升。一直以來，索尼通過不斷的技術創新，始終引領CMOS圖像傳感器產業的發展。回望歷史，推動CMOS圖像傳感器重大突破的技術創新主要源自背照式結構和3D堆疊式結構的發展及創新。

圖1 前照式（FSI）CMOS圖像傳感器和背照式（BSI）CMOS圖像傳感器橫截面對比圖。背照式結構可避免金屬走線、晶體管的影響，從而增加感光像素的進光量，同時也能抑制光入射角度變化導致感光度下降的問題。即使面對夜景等昏暗場所，也能拍攝流暢、高畫質的影像。

背照式結構的這一突破，使得CMOS圖像傳感器在眾多專業領域獲得青睞，並加速瞭其對CCD圖傳感器的取代。此外，背照式結構還進一步推動瞭堆疊式CMOS圖像傳感器的發展。堆疊式CMOS圖像傳感器使用構建有邏輯電路的襯底替代瞭背照式CMOS圖像傳感器所需的支撐襯底（如圖2所示），從而滿足智能手機的小型化、多功能需求。第一款堆疊式CMOS圖像傳感器采用矽通孔（TSV）技術實現感光像素芯片與邏輯電路芯片的連接，但後來采用Cu-Cu連接代替瞭TSV，並實現瞭多點連接，如圖3所示。

圖2 背照式結構推動瞭堆疊式CMOS圖像傳感器，第一代堆疊式CMOS圖像傳感器使用TSV工藝將傳感器芯片連接到邏輯芯片。

圖3 利用Cu-Cu連接替代TSV，Cu-Cu連接是感光像素芯片與邏輯電路芯片通過在各堆疊面上構建的Cu焊盤直接連接的方式。這種連接方式無需穿透感光像素芯片，也不需要專門的連接區域，因此，可以實現CMOS圖像傳感器的進一步小型化和生產效率的提升。

索尼半導體解決方案負責CMOS圖像傳感器開發的高級副總經理Yusuke Oike博士，在最新發表的論文“Evolving Image Sensor Architecture through Stacking devices”中介紹瞭為滿足圖像傳感器小型化和高功能化需求，而不斷發展的3D堆疊技術和CMOS圖像傳感器架構，並展望瞭感光像素並行電路體系結構，以及CMOS圖像傳感器集成邊緣人工智能（AI）技術的發展前景。麥姆斯咨詢對該論文進行瞭節選編譯，以饗讀者。1、高速圖像傳感器的技術演進列並行ADC架構

圖4 列並行ADC轉換技術

列並行ADC的采用顯著改善瞭CMOS圖像傳感器的高速率性能。列並行ADC，即在每個感光像素的垂直列並列配置ADC。這樣就能夠以最短長度將垂直信號線上讀取的模擬信號直接傳輸給各列的ADC，從而抑制模擬信號傳輸中混入的噪點導致的畫質下降問題，同時，也能高速地讀取信號。另外，憑借模擬、數字兩個電路進行高精度降噪的雙重降噪技術，也降低瞭噪點。

圖5 傳感器和邏輯處理優化之間的權衡。對於感光像素，3到4層金屬互連就足夠瞭，但是對於高度集成的ADC，需要近10層金屬互連。CMOS圖像傳感器堆疊式結構的優勢之一，就是它消除瞭工藝選擇中的這種權衡，並可以對每種功能采用最佳工藝。

大畫幅圖像傳感器的堆疊結構利用堆疊式結構的列並行ADC結構，對於提高具有高像素計數和高分辨率圖像傳感器的視頻性能非常有效，但最優的堆疊結構會因為圖像傳感器的規格而有所不同。特別是，圖像傳感器的芯片尺寸會根據光學尺寸而變化，范圍從智能手機中使用的1/4英寸（3.6 mm x 2.7 mm）到單鏡頭相機的35 mm全畫幅（36 mm x 24 mm），即便是消費類相機，最佳的堆疊工藝也可能有所不同。

圖6 右圖展示瞭Chip-on-Chip（CoC）堆疊工藝和Wafer-on-Wafer（WoW）堆疊工藝之間的對比。主流的堆疊結構，主要是智能手機應用的CMOS圖像傳感器，采用WoW工藝，具有生產效率高的優勢，但傳感器芯片的尺寸和邏輯芯片必須相同。另一方面，CoC堆疊結構中邏輯芯片的尺寸可以小於光學尺寸較大的圖像傳感器，此外，CoC堆疊結構既可用於前照式，也可用於背照式。左圖展示瞭外圍電路占位面積與光學尺寸的關系與最優堆疊工藝的選擇。對於WoW工藝，當外圍電路尺寸與像素芯片尺寸相同時，達到最佳的面積效率。另一方面，當外圍電路尺寸與像素芯片尺寸相比足夠小時，CoC工藝比WoW工藝更具成本優勢。

圖7 展示瞭一款采用WoW工藝的35 mm全畫幅堆疊式CMOS圖像傳感器

3層堆疊式結構

圖8 隨著堆疊技術的進一步發展，左圖展示瞭一種3層堆疊式CMOS圖像傳感器，上層為背照式CMOS圖像傳感器，中層為DRAM，下層為邏輯外圍電路。DRAM用作具有高傳輸帶寬的幀存儲器和圖像數據的臨時緩存器。如右圖所示，每一層通過TSV連接，像素輸出信號通過像素陣列外圍區域中的兩級TSV連接到邏輯電路。將數字轉換後的圖像數據從下層的邏輯電路傳輸到芯片中間層的DRAM芯片進行存儲。對於智能手機中的視頻錄制，可以加速像素讀出掃描，從而減少拍攝運動物體時的失真，並以高幀速率實現慢動作拍攝。

2、像素並行架構的實際應用2000年左右，CCD圖像傳感器在成像質量方面仍然占主導地位，當時開始研究利用CMOS圖像傳感器集成CMOS電路的能力以獲得更高的功能性。通過在每個像素上增加數字轉換和功能電路，提出瞭顯著的性能改進和增加的功能，但在當時，像素尺寸太大無法提高分辨率，並且由於感光面積的減小而降低瞭靈敏度。

圖9 像素並行架構成為現實。CMOS圖像傳感器的堆疊結構已經從TSV連接演變為Cu-Cu連接，Cu-Cu連接的間距減小使得以接近像素大小的間隔進行連接成為可能。此前，從像素陣列逐行掃描的模擬信號，由佈置在像素陣列下方的ADC轉換為數字信號，現在，由於Cu-Cu連接的間距減小，使得直接連接像素區域下方邏輯芯片的像素並行電路架構成為可能。

像素並行ADC圖像傳感器

圖10 左圖展示瞭像素並行ADC圖像傳感器的配置。隻有位於片上透鏡和濾色片正下方的光電二極管以及電荷轉移和電壓轉換所需要的晶體管集成在傳感器芯片上，它們通過“Cu-Cu連接”連到佈置在像素正下方邏輯芯片上的ADC。右圖展示瞭一款146萬像素並行ADC圖像傳感器示例。其中具有6.9 µm間距的所有像素通過兩個“Cu-Cu連接”連到光電二極管正下方的邏輯芯片，並且所有像素由集成在6.9 µm x 6.9 µm區域上的ADC同時進行數字轉換。由於所有像素可以同時被數字轉換，因此獲得全局快門的功能，其中所有像素的曝光周期相同。即使是高速移動的物體，相機也能捕捉到沒有任何失真的瞬間，而傳統的卷簾式快門會使物體成像失真。

光子計數圖像傳感器光子計數圖像傳感器作為一種利用Cu-Cu連接堆疊的感光像素並行數字轉換架構，已經引起瞭業界廣泛關註。光子計數是一種數字轉換技術，其分辨率為一個光電子單元，可以在不受讀出噪聲影響的情況下進行圖像采集。

圖11 左圖展示瞭一款光子計數像素電路示例，通過數字計數器對脈沖計數，可以獲得到達的光子數。右圖展示瞭一款采用Cu-Cu連接的光子計數成像傳感器配置，在SPAD像素陣列正下方為數字計數器。

圖12 展示瞭光子計數高動態范圍（HDR）成像的工作原理。左圖：在傳統標準CMOS圖像傳感器多曝光HDR中，HDR圖像由長曝光組合而成，以在昏暗區域獲得足夠的信號，而在光亮區域采用短曝光以避免飽和。由於每次曝光的曝光周期不同，因此，當成像物體移動時，偽影不可避免。右圖：光子計數圖像傳感器，則是立即並行進行數字轉換，即便面對運動物體，HDR也不會出現偽影。

因此，盡管目前在高分辨率和功耗方面仍然存在很大的挑戰，但基於SPAD的光子計數圖像傳感器有望成為終極數字成像架構。測距傳感器另外一種利用SPAD特性的傳感器，是測量輻射光傳播時間的距離測量傳感器。即通過檢測光源發出的光被對象物體反射後到達傳感器的光的飛行時間（Time of Flight），測定到對象物體距離的距離。憑借索尼的背照式技術，實現瞭傳統圖像傳感器1.5倍的高精度距離成像。

圖13 基於SPAD的直接飛行時間（dToF）距離測量原理

圖14 Cu-Cu連接堆疊架構加持下的SPAD測距傳感器結構趨勢

2021年2月，索尼發佈瞭業界首款采用SPAD像素的堆疊型dToF車載激光雷達（LiDAR）。將SPAD像素與測距處理電路以堆疊方式集成在一顆芯片上，從而能夠高精度、高速地以15 cm的間隔測量最大300 m的距離。

基於事件的視覺傳感器基於事件的視覺傳感器（EVS）是另一種像素並行數字轉換架構，其中，堆疊式Cu-Cu連接是一項重要的突破。EVS是一種檢測像素並行中光電流的差分值，並觸發事件的傳感器。當被攝場景中沒有運動時，不發生事件觸發，系統以低功耗模式運行，當被攝場景中出現運動時，僅發生變化的像素輸出，並以極低的延遲實現快速響應。

圖15 基於事件的像素電路配置圖和光電流響應特性

圖16 由於EVS需要復雜的像素電路，因此采用Cu-Cu連接的像素電路堆疊對於實現高分辨率至關重要，目前已經實現瞭小於5 µm的像素尺寸。上圖下方展示瞭PROPHESEE基於事件的視覺傳感器拍攝的夜間車輛行駛場景。

3、智能視覺傳感器

圖17 圖像傳感器結合人工智能（AI）賦能更多智能應用

隨著人工智能（AI）技術的發展，人們對攝像系統的期望越來越高，希望它們可以超越人眼提供更豐富的信息，例如物體識別、行為識別和身份驗證等應用。目前，業界正在嘗試將作為邊緣器件的圖像傳感器與先進人工智能信號處理相結合。

圖18 雲AI vs. 邊緣AI

雲AI可以提供高精度且穩定的服務，通過使用大數據提供強大的學習和計算能力。相比之下，終端上的邊緣AI則在學習和計算能力方面受到限制。不過，終端上的邊緣AI也有其優勢，例如節省通信帶寬，提供低延遲的響應，降低隱私風險，以及更低的成本。

圖19 展示瞭智能視覺傳感器概念，為圖像傳感器匹配瞭AI信號處理器，從而無需在圖像傳感器外部另外佈置高性能處理器或存儲器，使得利用邊緣AI構建低功耗、低成本的智能視覺系統成為可能。

過去，圖像數據由圖像傳感器輸出，信號處理由主處理器和DRAM執行。但在智能圖像傳感器中，圖像信號處理器（ISP）、卷積神經網絡（CNN）加速器、存儲器和主處理器直接堆疊在圖像傳感器下方。

圖20 集成AI信號處理器的1200萬像素智能視覺傳感器，支持多種格式輸出，包括不輸出圖像信息而輸出識別結果的元數據（屬於成像數據的語義信息），可以顯著降低系統數據量。此外，它還無需原始圖像輸出，從而降低瞭隱私風險。

總結本文介紹瞭CMOS圖像傳感器3D堆疊技術和架構的演進及最新趨勢。CMOS圖像傳感器的堆疊結構使得可以針對像素單元和電路單元分別構建芯片並進行技術優化，因此像素單元可針對高畫質優化，電路單元可針對高性能優化。列並行ADC的引入有助於CMOS圖像傳感器性能的提高，特別是高分辨率下的幀率。此外，隨著Cu-Cu連接間距減小的進展，最近的研究和開發提出瞭集成像素並行數字轉換架構和AI信號處理器的CMOS圖像傳感器，並且它們將繼續向更廣泛的實際應用領域發展。

圖21 CMOS圖像傳感器3D堆疊技術和架構的演進及未來趨勢。為瞭更優化、更高效地集成光電二極管、像素電路、ADC、數字處理器和存儲器等功能模塊，需要能夠進一步實現多層化、區塊化的多層堆疊技術。

這些半導體技術的發展，有望進一步加速CMOS圖像傳感器的使用和新應用的開發，不斷改善我們的生活。